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第一部分 Verilog数字设计基础10

第1章Verilog的基本知识10

1.1硬件描述语言HDL10

1.2 Verilog HDL的历史11

1.2.1什么是Verilog HDL11

1.2.2 Verilog HDL的产生及发展11

1.3 Verilog HDL和VHDL的比较12

1.4 Verilog的应用情况和适用的设计13

1.5采用Verilog HDL设计复杂数字电路的优点13

1.5.1传统设计方法——电路原理图输入法13

1.5.2 Verilog HDL设计法与传统的电路原理图输入法的比较14

1.5.3 Verilog的标准化与软核的重用14

1.5.4软核、固核和硬核的概念及其重用14

1.6采用硬件描述语言（Verilog HDL）的设计流程简介15

1.6.1自顶向下（Top_Down ）设计的基本概念15

1.6.2层次管理的基本概念16

1.6.3具体模块的设计编译和仿真的过程16

1.6.4具体工艺器件的优化、映像和布局布线16

小结17

思考题18

第2章Verilog语法的基本概念19

概述19

2.1 Verilog模块的基本概念20

2.2 Verilog用于模块的测试23

小结24

思考题25

第3章 模块的结构、数据类型、变量和基本运算符号26

概述26

3.1模块的结构26

3.1.1模块的端口定义26

3.1.2模块内容27

3.1.3理解要点28

3.1.4要点总结28

3.2数据类型及其常量和变量29

3.2.1常量29

3.2.2变量32

3.3运算符及表达式35

3.3.1基本的算术运算符35

3.3.2位运算符36

小结37

思考题38

第4章 运算符、赋值语句和结构说明语句39

概述39

4.1逻辑运算符39

4.2关系运算符40

4.3等式运算符40

4.4移位运算符41

4.5位拼接运算符41

4.6缩减运算符42

4.7优先级别42

4.8关键词43

4.9赋值语句和块语句43

4.9.1赋值语句43

4.9.2块语句45

小结48

思考题49

第5章 条件语句、循环语句、块语句与生成语句50

概述50

5.1条件语句（if_ else）语句50

5.2 case语句53

5.3条件语句的语法57

5.4多路分支语句58

5.5循环语句60

5.5.1 forever语句60

5.5.2 repeat语句60

5.5.3 while语句61

5.5.4 for语句61

5.6顺序块和并行块63

5.6.1块语句的类型63

5.6.2块语句的特点65

5.7生成块67

5.7.1循环生成语句68

5.7.2条件生成语句70

5.7.3 case生成语句71

5.8举例72

5.8.1四选一多路选择器72

5.8.2四位计数器73

小结74

思考题75

第6章 结构语句、系统任务、函数语句和显示系统任务78

概述78

6.1结构说明语句78

6.1.1 initial语句78

6.1.2 always语句79

6.2 task和function说明语句82

6.2.1 task和function说明语句的不同点82

6.2.2 task说明语句83

6.2.3 function说明语句84

6.2.4函数的使用举例86

6.2.5自动（递归）函数88

6.2.6常量函数89

6.2.7带符号函数90

6.3关于使用任务和函数的小结90

6.4常用的系统任务91

6.4.1 ＄ display和＄write任务91

6.4.2文件输出94

6.4.3显示层次96

6.4.4选通显示96

6.4.5值变转储文件97

6.5其他系统函数和任务98

小结98

思考题99

第7章 调试用系统任务和常用编译预处理语句100

概述100

7.1系统任务＄monitor100

7.2时间度量系统函数＄time101

7.3系统任务＄finish102

7.4系统任务＄stop102

7.5系统任务＄readmemb和＄readmemh103

7.6系统任务＄random105

7.7编译预处理106

7.7.1宏定义define106

7.7.2“文件包含”处理include108

7.7.3时间尺度timescale111

7.7.4条件编译命令if def 、else、 endif113

7.7.5条件执行114

小结115

思考题116

第8章 语法概念总复习练习117

概述117

小结128

第二部分 Verilog数字系统设计和验证130

第9章Verilog HDL模型的不同抽象级别130

概述130

9.1门级结构描述130

9.1.1与非门、或门和反向器及其说明语法130

9.1.2用门级结构描述D触发器131

9.1.3由已经设计成的模块构成更高一层的模块132

9.2 Verilog HDL的行为描述建模133

9.2.1仅用于产生仿真测试信号的Verilog HDL行为描述建模134

9.2.2 Verilog HDL建模在Top-Down设计中的作用和行为建模的可综合性问题136

9.3用户定义的原语137

小结138

思考题139

第10章 如何编写和验证简单的纯组合逻辑模块140

概述140

10.1加法器140

10.2乘法器142

10.3比较器145

10.4多路器146

10.5总线和总线操作148

10.6流水线149

小结154

思考题155

第11章 复杂数字系统的构成156

概述156

11.1运算部件和数据流动的控制逻辑156

11.1.1数字逻辑电路的种类156

11.1.2数字逻辑电路的构成156

11.2数据在寄存器中的暂时保存158

11.3数据流动的控制160

11.4在Verilog HDL设计中启用同步时序逻辑162

11.5数据接口的同步方法164

小结165

思考题165

第12章 同步状态机的原理、结构和设计166

概述166

12.1状态机的结构166

12.2 Mealy状态机和Moore状态机的不同点167

12.3如何用Verilog来描述可综合的状态机168

12.3.1用可综合Verilog模块设计状态机的典型办法168

12.3.2用可综合的Verilog模块设计、用独热码表示状态的状态机170

12.3.3用可综合的Verilog模块设计、由输出指定的码表示状态的状态机171

12.3.4用可综合的Verilog模块设计复杂的多输出状态机时常用的方法173

小结175

思考题176

第13章 设计可综合的状态机的指导原则177

概述177

13.1用Verilog HDL语言设计可综合的状态机的指导原则177

13.2典型的状态机实例178

13.3综合的一般原则180

13.4语言指导原则180

13.5可综合风格的Verilog HDL模块实例181

13.5.1组合逻辑电路设计实例181

13.5.2时序逻辑电路设计实例187

13.6状态机的置位与复位189

13.6.1状态机的异步置位与复位189

13.6.2状态机的同步置位与复位191

小结192

思考题193

第14章 深入理解阻塞和非阻塞赋值的不同194

概述194

14.1阻塞和非阻塞赋值的异同194

14.1.1阻塞赋值195

14.1.2非阻塞赋值196

14.2 Verilog模块编程要点196

14.3 Verilog的层次化事件队列197

14.4自触发always块198

14.5移位寄存器模型199

14.6阻塞赋值及一些简单的例子203

14.7时序反馈移位寄存器建模203

14.8组合逻辑建模时应使用阻塞赋值205

14.9时序和组合的混合逻辑——使用非阻塞赋值207

14.10其他阻塞和非阻塞混合使用的原则208

14.11对同一变量进行多次赋值209

14.12常见的对于非阻塞赋值的误解210

小结212

思考题212

第15章 较复杂时序逻辑电路设计实践213

概述213

小结224

思考题224

第16章 复杂时序逻辑电路设计实践226

概述226

16.1二线制I2C CMOS串行EEPROM的简单介绍226

16.2 I2C总线特征介绍226

16.3二线制I2 C CMOS串行EEPROM的读写操作227

16.4 EEPROM的Verilog HDL程序228

总结251

思考题251

第17章 简化的RISC CPU设计252

概述252

17.1课题的来由和设计环境介绍252

17.2什么是CPU253

17.3 RISC_ CPU结构253

17.3.1时钟发生器255

17.3.2指令寄存器257

17.3.3累加器258

17.3.4算术运算器259

17.3.5数据控制器260

17.3.6地址多路器261

17.3.7程序计数器261

17.3.8状态控制器262

17.3.9外围模块268

17.4 RISC_ CPU操作和时序269

17.4.1系统的复位和启动操作269

17.4.2总线读操作270

17.4.3总线写操作271

17.5 RISC_ CPU寻址方式和指令系统271

17.6 RISC_ CPU模块的调试272

17.6.1 RISC_ CPU模块的前仿真272

17.6.2 RISC_ CPU模块的综合286

17.6.3 RISC_ CPU模块的优化和布局布线292

小结302

思考题303

第18章 虚拟器件/接口、IP和基于平台的设计方法及其在大型数字系统设计中的作用304

概述304

18.1软核和硬核、宏单元、虚拟器件、设计和验证IP以及基于平台的设计方法304

18.2设计和验证IP供应商306

18.3虚拟模块的设计307

18.4虚拟接口模块的实例311

小结312

思考题312

第三部分 Verilog数字设计示范与实验练习313

概述313

练习一 简单的组合逻辑设计314

练习二 简单分频时序逻辑电路的设计316

练习三 利用条件语句实现计数分频时序电路318

练习四 阻塞赋值与非阻塞赋值的区别320

练习五用always块实现较复杂的组合逻辑电路322

练习六在Verilog HDL中使用函数324

练习七在Verilog HDL中使用任务（task）326

练习八利用有限状态机进行时序逻辑的设计329

练习九 利用状态机实现比较复杂的接口设计332

练习十 通过模块实例调用实现大型系统的设计337

练习十一 简单卷积器的设计343

附录一A/D转换器的Verilog HDL模型机所需要的技术参数357

附录二2K*8位异步CMOS静态RAM HM - 65162模型361

练习十二 利用SRAM设计一个FIFO366

第四部分 Verilog简明语法376

语法篇1关于Verilog HDL的说明376

一、关于IEEE 1364标准376

二、V erilog简介377

三、语法总结377

四、编写Verilog HDL源代码的标准379

五、设计流程381

语法篇 2 Verilog硬件描述语言参考手册382

一、Verilog HDL语句与常用标志符（按字母顺序排列）382

二、系统任务和函数（System task and function）448

三、常用系统任务和函数的详细使用说明452

四、Command Line Options命令行的可选项463

五、IEEE Verilog 1364-2001标准简介464

参考文献478

出版者的话479