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第1章 初识Verilog HDL1

1.1 什么是Verilog HDL1

1.2 发展历史1

1.3 主要功能2

1.4 设计流程3

1.5 基本结构3

1.5.1 模块的概念3

1.5.2 模块调用5

1.5.3 测试模块6

1.6 程序设计基础7

1.6.2 注释语句8

1.6.1 程序格式8

1.6.3 标识符和关键词9

1.6.4 参数声明9

1.6.5 预处理指令9

第2章 数据类型与表达式13

2.1 数据类型13

2.1.1 常量13

2.1.2 变量15

2.2 表达式22

2.2.1 操作数22

2.2.2 操作符25

3.1.1 连续赋值语句33

第3章 行为建模方法33

3.1 数据流行为建模33

3.1.2 线网声明赋值34

3.1.3 时延的概念35

3.1.4 线网时延36

3.1.5 用数据流建模方式实现1位全加器37

3.2 顺序行为建模37

3.2.1 过程结构语句37

3.2.2 时序控制43

3.2.3 语句块46

3.2.4 过程性赋值49

3.2.5 if语句56

3.2.6 case语句59

3.2.7 循环语句61

3.2.8 握手协议实例64

第4章 结构建模方法66

4.1 Verilog HDL内置基元67

4.1.1 内置基本门67

4.1.2 上拉、下拉电阻71

4.1.3 MOS开关72

4.1.4 双向开关74

4.1.7 内置基元建模实例75

4.1.6 描述实例数组75

4.1.5 给基元定义时延75

4.2 用户定义基元77

4.2.1 UDP的定义77

4.2.2 组合电路UDP78

4.2.3 时序电路UDP79

4.2.4 Veriilog HDL速记符号81

4.2.5 电平触发和边沿触发混合的UDP82

4.3 模块实例化84

4.3.1 端口关联方式84

4.3.3 端口匹配86

4.3.2 悬空端口86

4.3.4 模块参数值87

4.3.5 建模实例89

4.4 行为描述和结构描述的混合使用91

第5章 任务、函数及其他92

5.1 任务92

5.1.1 任务定义92

5.1.2 任务调用93

5.2 函数95

5.2.1 函数定义95

5.2.2 函数调用96

5.3.1 显示任务97

5.3 系统任务和函数97

5.3.2 文件输入／输出任务100

5.3.3 时间标度任务102

5.3.4 仿真控制任务103

5.3.5 时序验证任务103

5.3.6 仿真时间函数103

5.3.7 实数变换函数104

5.3.8 随机函数104

5.4 其他重要概念105

5.4.1 禁止语句105

5.4.2 命名事件106

5.4.3 层次路径名108

5.4.4 共享任务和函数110

5.4.5 VCD文件112

5.4.6 指定块118

5.4.7 强度118

第6章 编写测试程序121

6.1 测试模块121

6.2 产生输入信号122

6.2.1 特定值序列122

6.2.2 重复模式124

6.3 从文本文件中读取向量128

6.4 向文本文件中写入向量130

6.5.1 半加器131

6.5 测试程序实例131

6.5.2 5位计数器132

6.5.3 2选1选择器134

6.5.4 24解码器135

6.5.5 D触发器136

第7章 初级建模实例139

7.1 触发器139

7.1.1 上升沿触发器139

7.1.2 带异步复位端的上升沿触发器140

7.1.4 带异步复位端和异步置位端的上升沿触发器141

7.1.3 带异步置位端的上升沿触发器141

7.1.5 带同步复位端的上升沿触发器142

7.1.6 带同步置位端的上升沿触发器143

7.1.7 带异步复位端和输出使能端的上升沿触发器143

7.2 锁存器144

7.2.1 带使能端的锁存器144

7.2.2 可异步选通数据的锁存器144

7.2.3 可选通使能端的锁存器145

7.2.4 带异步复位端的锁存器146

7.3 编码器146

7.4 解码器147

7.5.1 用if-else构造的4选1选择器148

7.5 多路数据选择器148

7.5.2 用case构造的4选1选择器149

7.5.3 用case构造的12选1选择器150

7.5.4 带忽略位的多路选择器151

7.6 计数器152

7.6.1 带计数使能端和异步复位端的8位计数器152

7.6.2 可设定计数输出并带异步复位端的8位计数器153

7.6.3 可设定计数输出并带使能端、进位端和复位端的8位计数器154

7.7 输入输出缓冲器155

7.7.1 三态缓冲器155

7.7.2 双向缓冲器156

7.8.1 半加器157

7.8 加法器157

7.8.2 全加器158

7.8.3 串行进位加法器160

7.8.4 超前进位加法器161

7.9 移位寄存器166

7.10 频率转换器167

7.11 模数转换器170

第8章 高级建模实例173

8.1 状态机建模173

8.1.1 乘法器状态机173

8.1.2 交互状态机175

8.1.3 Moore型有限状态机179

8.1.4 Mealy型有限状态机181

8.2 序列检测器183

8.3 FIFO（先入先出电路）186

8.3.1 16×16FIFO186

8.3.2 4×16FIFO188

8.4 UART（通用异步收发器）197

第9章 程序综合实例209

9.1 可综合设计209

9.1.1 综合的概念209

9.1.3 可综合及不可综合的结构210

9.1.2 可综合210

9.2 综合实例211

9.2.1 组合逻辑电路211

9.2.2 时序逻辑电路212

9.2.3 存储器225

9.2.4 布尔方程226

9.2.5 有限状态机227

9.2.6 通用移位寄存器233

9.2.7 算术逻辑单元（ALU）234

9.2.8 二进制计数器237

9.2.9 加法器238

9.2.10 数值比较器238

9.2.11 解码器239

9.2.12 三态门241

9.2.13 序列检测器242

第10章 系统设计实战245

10.1 系统功能分析245

10.1.1 计算机的基本结构246

10.1.2 典型微处理器系统结构及工作原理246

10.1.3 普通计算器的基本结构248

10.2 系统设计规划248

10.2.1 系统功能模块划分248

10.2.2 键盘输入模块250

10.2.3 寄存器组252

10.2.4 算术逻辑单元253

10.2.5 显示部分256

10.2.6 系统结构258

10.3 程序设计与仿真259

10.3.1 键盘输入模块程序与仿真259

10.3.2 ALU模块程序与仿真264

10.3.3 显示部分程序与仿真284

10.3.4 顶层模块程序设计293

10.4 逻辑综合293

附录 Verilog HDL关键词详解294

参考文献350