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丛书序1

前言1

第1章　简单逻辑门电路的设计1

1.1　基本逻辑门电路1

1.1.1 与门电路1

1.1.2　或门电路3

1.1.3　非门电路5

1.2　组合逻辑门电路6

1.2.1　与非门电路6

1.2.2　或非门电路8

1.2.3　与或非门电路10

1.2.4　异或门电路12

1.2.5　同或门电路14

1.3　多输入逻辑门电路16

1.3.1　三输入与门电路16

1.3.2　两级与非门电路18

1.3.3　两级或非门电路19

1.4　三态门和总线缓冲器21

1.4.1　三态门电路21

1.4.2　单向总线缓冲器22

1.4.3　双向总线缓冲器24

2.1.1　普通编码器27

2.1 编码器27

第2章　常用组合逻辑电路的设计27

2.1.2　优先编码器28

2.2　译码器33

2.2.1　二进制译码器33

2.2.2　编码转换译码器34

2.2.3　数字显示译码器37

2.2.4　地址译码器40

2.3　数据选择器和分配器43

2.3.1　数据选择器44

2.3.2　数据分配器48

2.4.1　一位加法器50

2.4　运算器50

2.4.2　数值比较器57

2.4.3　求补器60

2.4.4　奇偶校验器61

第3章　常用时序逻辑电路的设计64

3.1　触发器64

3.1.1　基本D触发器64

3.1.2　异步复位D触发器66

3.1.3　同步复位D触发器68

3.1.4　异步置位／复位D触发器69

3.1.5　同步置位／复位D触发器71

3.1.6　异步置位／复位JK触发器73

3.1.7　T触发器75

3.2　锁存器和寄存器77

3.2.1　锁存器77

3.2.2　寄存器78

3.2.3　通用寄存器80

3.3　移位寄存器82

3.3.1 串入／串出移位寄存器82

3.3.2　串入／并出移位寄存器86

3.3.3　循环移位寄存器87

3.4.1　基本同步计数器91

3.4　计数器91

3.4.2　带有复位端口的同步计数器92

3.4.3　带有预置端口的同步计数器94

3.4.4　带有使能端口的同步计数器96

3.4.5　同步可逆计数器98

3.4.6　通用同步计数器102

3.4.7　异步计数器103

3.5　存储器107

3.5.1　只读存储器107

3.5.2　随机访问存储器110

4.1　偶数分频电路115

4.1.1　非2N分频电路115

第4章　分频电路的设计115

4.1.2　2N分频电路118

4.1.3 占空比是1∶1的偶数分频电路122

4.1.4　占空比不是1∶1的偶数分频电路123

4.2　奇数分频电路126

4.2.1 占空比不是1∶1的奇数分频电路126

4.2.2　占空比是1∶1的奇数分频电路129

4.3　半整数分频电路134

4.3.1　半整数分频电路的实现一134

4.3.2　半整数分频电路的实现二140

4.4.1 大数值分频电路的一般实现144

4.4　大数值分频电路144

4.4.2　大数值分频电路的级联实现147

第5章 中规模电路的设计156

5.1　循环冗余校验码的设计156

5.1.1 循环冗余校验码的基本原理156

5.1.2　循环冗余校验码的设计实现157

5.1.3　循环冗余校验码的VHDL设计160

5.1.4　循环冗余校验码的程序仿真163

5.2　I2C总线控制电路的设计164

5.2.1　I2C总线概述165

5.2.2　i2c_core的设计实现166

5.2.3　simple_i2c的设计实现174

5.2.4　元件的封装181

5.3　一个简单小游戏的设计182

5.3.1 游戏的功能结构和模块划分182

5.3.2　游戏的顶层结构设计183

5.3.3　游戏的底层结构设计188

5.3.4　底层结构设计的说明192

5.3.5　程序包的设计194

第6章　秒表的设计196

6.1　秒表的设计要求和工作原理196

6.2　秒表的顶层设计197

6.2.1　秒表的系统结构和模块划分197

6.2.2　秒表的顶层VHDL设计200

6.3　秒表的底层模块1——简单模块203

6.3.1　按键输入模块203

6.3.2　时钟分频模块206

6.3.3　秒表控制模块212

6.4　秒表的底层模块2——计时模块213

6.4.1　三进制计数器214

6.4.2　四进制计数器216

6.4.3　六进制计数器217

6.4.4　十进制计数器218

6.4.5　计时模块的VHDL设计220

6.5　秒表的底层模块3——显示模块227

6.5.1　八进制计数器228

6.5.2　显示位选择译码电路229

6.5.3　计时位选择电路231

6.5.4　七段显示译码电路232

6.5.5　显示模块的VHDL设计233

6.6　秒表的系统仿真和分析236

第7章　8259中断控制器的设计239

7.1　8259中断控制器的顶层设计239

7.1.1　8259的系统结构框图239

7.1.2　8259的顶层设计程序239

7.2.1 中断序列控制逻辑的设计程序246

7.2　底层模块1——中断序列控制逻辑246

7.2.2　序列控制逻辑250

7.2.3　中断矢量多路选择器261

7.3　底层模块2——中断锁存逻辑263

7.3.1　中断锁存逻辑的设计程序263

7.3.2　中断请求寄存器266

7.3.3　中断优先权判别269

7.3.4　中断服务寄存器274

7.4　底层模块3——读写控制逻辑276

7.4.1　读写控制逻辑的设计程序277

7.4.2　读写控制寄存器284

7.4.3　初始化寄存器285

7.4.4　操作命令字寄存器（一）291

7.4.5　操作命令字寄存器（二）296

7.4.6　操作命令字译码298

7.4.7　读操作多路选择器300

第8章 自动售货机的设计302

8.1 自动售货机的设计要求302

8.2 自动售货机的顶层设计303

8.2.1　系统结构和模块划分303

8.2.2　顶层的VHDL设计程序303

8.3 自动售货机的底层模块设计310

8.3.1　找零计算模块310

8.3.2　确认取消控制模块315

8.3.3　找零控制模块318

8.3.4　总钱数加和模块325

8.3.5　锁定模块330

8.3.6　显示模块332

8.3.7　时钟分频模块339

8.3.8　消抖模块341

8.4 自动售货机的系统仿真和分析343

8.4.1　用于仿真的顶层VHDL设计程序344

8.4.2　系统仿真的具体分析348

第9章 一个简化的32位RISC CPU的设计356

9.1　简化的32位RISC CPU的原理和设计要求356

9.2.1　简化的32位RISC CPU采用的指令集358

9.2　简化的32位RISC CPU的内部结构和模块划分358

9.2.2　简化的32位RISC CPU的执行过程362

9.2.3　简化的32位RISC CPU的结构362

9.2.4　测试C程序、汇编程序和存储器中的机器码363

9.3　简化的32位RISC CPU的顶层设计369

9.4　简化的32位RISC CPU的底层模块设计376

9.4.1　算术逻辑单元模块376

9.4.2　比较器模块379

9.4.3　控制单元模块381

9.4.4　指令寄存器模块393

9.4.5　程序计数器模块395

9.4.6　地址计算器模块397

9.4.7　通用寄存器组模块400

9.4.8 数据选择器模块403

9.5　存储器模块410

9.6　简化的32位RISC CPU的系统仿真和分析415

9.6.1　系统测试平台的设计415

9.6.2　addiu指令的仿真分析417

9.6.3　sw指令的仿真分析419

9.6.4　lbu指令的仿真分析423

附录　VHDL标准程序包427

参考文献438